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在DDR的PCB布线中提到数据线可以分组等长各组之间可以不等长那怎

发布时间:2019-06-15 20:21 来源:未知 编辑:admin

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  一位同事讲:但是有一个比较值,就是CLK的长度要大于address,address要大于data(may be wrong)。 同组间相等。组间的差别不能大于10mm。有网友表示,DDR数据线用DQS来锁存,因此要保持等长。地址、控制线用时钟来锁存,因此需要和时钟保持一定的等长关系,一般等长就没有什么问题。阻抗方面,一般来说DDR需要60欧姆,DDR2需要50欧姆,走线不要打过孔,避免阻抗不连续。串扰方面,只要拉开线距,一层信号一层地,就不会出问题。也有网友表示他们模拟DDR2的结果:时钟对线mm;时钟线与相对地址线mm。李宝龙表示,无论是PCB上使用芯片还是采用DIMM条,DDR和DDRx(包括DDR2,DDR4等)相对与传统的同步SDRAM的读写,主要困难有三点:第一,时序。由于DDR采用双沿触发,和一般的时钟单沿触发的同步电路相比,在时序计算上有很大不同。DDR之所以能实现双边沿触发,其实是在芯片内部做了时钟的倍频,对外看起来,数据地址速率和时钟一样。为了保证能够被判决一组信号较小的相差skew,DDR对数据DQ信号使用分组同步触发DQS信号,所以 DDR上要求时序同步的是DQ和DQS之间,而不是一般数据和时钟之间。另外,一般信号在测试最大和最小飞行时间Tflight时,使用的是信号沿通过测试电平Vmeas与低判决门限Vinl和和高门限Vinh之间来计算,为保证足够的setup time和hold time,控制飞行时间,对信号本身沿速度不作考虑。而DDR由于电平低,只取一个中间电平Vref做测试电平,在计算setup time和hold time时,还要考量信号变化沿速率slew rate,在计算setup time和hold time时要加上额外的slew rate的补偿。这个补偿值,在DDR专门的规范或者芯片资料中都有介绍。第二,匹配。DRR采用SSTL电平,这个特殊buffer要求外接电路提供上拉,值为30~50ohm,电平VTT为高电平一半。这个上拉会提供buffer工作的直流电流,所以电流很大。此外,为了抑制反射,还需要传输线阻抗匹配,串连电阻匹配。这样的结果就是,在DDR的数据信号上,两端各有10~22ohm的串连电阻,靠近DDR端一个上拉;地址信号上,发射端一个串连电阻,靠近DDR端一个上拉。第三,电源完整性。DDR由于电平摆幅小(如SSTL2为2.5V,SSTL1为1.8V),对参考电压稳定度要求很高,特别是Vref和VTT,提供DDR时钟的芯片内部也常常使用模拟锁相环,对参考电源要求很高;由于VTT提供大电流,要求电源阻抗足够低,电源引线电感足够小;此外,DDR同步工作的信号多,速度快,同步开关噪声比较严重,合理的电源分配和良好的去耦电路十分必要。1.CLK等长长度为X,最长的和最短的相差不超过25mils2.DQS长度为Y,和CLK比对,Y要在[X-1000,X+1000mils]这个区间3.DM、DATA长度为Z,和各组的DQS比对,Z要在[Y-25,Y+25mils]区间里面4.A/C信号(control & command信号)长度为K,和CLK比对,K要在[X-1500,X+2000mils]范围内5.阻抗控制:DQ DQS DM CONTROL COMMAND CLK阻抗为55ohm±15%即(47--63ohm)1.走线分组

  ARM系统中内存一般为32位或者16位,通常使用一片或者两片内存芯片组成。可以将数据线组。

  具体分几组,可以根据芯片数量和走线密度来确定。布线的时候,同一组的信号线必需要走在同一层。

  剩下是时钟信号,地址信号和其它的控制信号,这些信号线为一组。这组信号线.等长匹配

  a. DDR的DATA0-31,DQS0-3,DQM0-3全部等长匹配,不管分为一组还是两组或四组。误差控制在25mil。可以比地址线长,但不要短。

  b. 时钟信号,地址信号和其它的控制信号全部等长匹配,误差控制在50mil。另外如果是DDR时钟,要按照差分线要求来走线,两条时钟线mil的误差内,并且尽量减小非耦合的长度。时钟线可以比地址和其它信号线.间距

  间距的控制要考虑阻抗要求和走线的密度。通常采用的间距原则是1W或者3W。如果有足够的空间来走线W的间距来走,可以减小很多串扰。如果实在不行至少要保证1W的间距。除此之外,数据线与其它信号线W的间距,如果能更大则更好。时钟与其它的信号线W,并尽可能的大。绕线W原则。

  同组数据才有时序要求,不同组之间是没有时序要求的,只是DQS和CLK需要满足skew要求。DDR的线长匹配总体原则是:地址,控制/命令信号与时钟做等长。DQ/DM信号与DQS做等长。关于DDR线长匹配与时序之间的关系,具体可以参考这篇文章,这里已经讲得比较详细了:网页链接

  这32bit只能算作1组吧。就是同一颗IC的32位算1组,要保证走线等长。

  从上面可以看出各组和作为参考信号线的时钟信号线长度,基本要保持一致,最大不超过600mil,也就是说,实际上布线的时候各组还是要求等长的。本回答被网友采纳

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